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Introduction 일반적으로 Verilog, SystemVerilog 혹은 VHDL로 설계한 RTL Source file을 공개하고 싶지 않을 경우 Synthesis까지 진행된 Netlist File(DCP)을 이용하고 있습니다. 이 부분에 있어 Xilinx는 Netlist File(DCP)과 별개로 "IEEE-1735-2014 Version 2 compliant encryption"과 같은 RTL level의 암호화(Encryption) 기능을 제공합니다. 여기서는 Xilinx의 "IEEE-1735-2014 Version 2 compliant encryption"에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 2..

Introduction 모든 Versal ACAP Design 에서는 Processor System (PS)를 사용하지 않고 Hardware-Only System (PL)만 사용할 경우, Traditional Design Flow를 진행함에도 불구하고 반드시 CIPS (Control, Interfaces and Processing System) IP를 사용하여야 합니다. 여기서는 이러한 부분에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2023.1 If CIPS IP isn't used 1. Vivado에서 Versal ACAP Design으로 간단한 2 input AND g..

Introduction Block Design에서의 Add IP의 각 Symbol을 보면 아래의 그림과 같이... Input pins, Output pins에 대하여 각각의 Interface 별로 묶여있는 것을 확인할 수 있습니다. (아래 캡처화면의 Red-Box 부분을 보아주세요.) 여기서 User가 정의한 나만의 Bus Interface도 가능할까요? 라는 생각이 떠오르지 않나요? Vivado는 User가 정의한 Bus Interface (adder_input)를 Block design에서 아래와 같은 모습으로 묶을 수 있는 기능을 제공하고 있습니다. 다음은 이러한 기능을 사용하는 방법에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( ..

Introduction Vivado Tool에서 Simulation을 하려면 Verilog 혹은 VHDL로 Testbench file이 필요합니다. 하지만 아주 간단한 simulation을 위하여 Testbench file이 없어도 Simulation이 가능합니다. 이를 위하여 Vivado Tool은 add_force, remove_forces 등의 Tcl command를 제공합니다. 여기서는 Testbench file 없이 add_force, remove_forces 등의 Tcl command를 이용하여 Vivado에서 Simulation을 하는 방법을 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado v..

Introduction Vivado에서 Simulation을 끝내고 저장할 경우, 일반적으로 Signal names configuration 만이 저장되고 결과에 해당되는 waveform은 저장되지 않습니다. 경우에 따라 Vivado에서 Simulation을 하고 그 결과에 해당되는 waveform을 저장하여 나중에 분석을 할 필요가 있습니다. 여기서는 Vivado Simulation에서 waveform 파일을 저장하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1.2 How to save simulation "waveform" result in Vivado ..

Introduction Vivado License는 일반적으로 PC의 Ethernet Mac Address 혹은 C: Drive의 Serial Number를 기반으로 하는 License를 생성하여 사용합니다. 여기서는 이러한 Vivado License 파일을 생성하고 설정하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Where to get a Vivado License 1. 먼저 Xilinx SIte의 LOGIN 계정이 있어야 합니다. Xilinx Site에서 상단 오른 쪽에 있는 "Login | Register"를 클릭하여 LOGIN 계정을 만듭니다. ..

Introduction 다른 PC에서 아무런 문제없이 사용한 Vivado Project를 가져와서 Synthesis를 진행하였을 때 "Multiple block runs Failed"라는 message가 발생하는 경우가 있습니다. 이러한 문제가 발생하였을 때 원인과 해경방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Multiple block runs Failed 1. Implementation까지 Error없이 진행했던 Vivado project를 다른 PC로 가져왔을 경우에, 사용 중인 IP에 대하여 "Regenerate Output Products"를 실행..

Introduction 여기서는 Little Endian과 Big Edian의 차이점이 무었인지 그리고 MSB-First와 LSB-First의 의미에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Litte / Big Endian 예를 들면, 32 bit의 Data width를 가지는 Data를 처리할 경우에, Data 순서를 31번지부터 0번지까지를 두고 처리할지, Data 순서를 0번지에서 31번지까지의 Data를 두고 처리할지와 같이 번지의 순서에 따라 Little Endian인지 Big Endian인지 결정됩니다. 아래의 캡처화면( XAPP1283 문서의 Fi..

Introduction Vivado 2022.1을 Install하는 중에 다음과 같은 Warning message가 나타났습니다. 이 경우에 문제가 없는지 확인하는 과정에서 정리된 내용을 기술합니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1.2 Warning message occurred 1. Vivado 2022.1을 Install을 하면 거의 마지막 단계에서 다음과 같은 Message window가 나타납니다. 2. 그 내용을 보면 다음과 같습니다. Warning: Xilinx software was installed successfully, but an unexpected sta..

Introduction "JTAG to AXI Master" IP를 이용하여 XADC를 monitoring하는 방법에 대하여 설명하겠습니다. (여기서는 간단하게 XADC를 이용하여 FPGA Device의 온도(Temperature)를 monitoring 하겠습니다.) Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 Pro ( version : 20H2 ) Vivado version : 2020.2.2 Target Board : Artix-7 50T Evaluation Board Working Directory : C:/My-Study/XADC_test Example Design : XADC_test.zip How to monitor XADC with "JTAG to AXI ..