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Introduction Xilinx UltraScale+ Devices Integrated Block for PCI Express를 사용하면 Vender ID, Device ID, Revision ID, Subsystem Vender ID, Subsystem Device ID를 변경할 수 있는 Option이 제공됩니다. 다음 두 가지 방법으로 설명을 진행하겠습니다. UltraScale+ Integrrated Block (PCIE4) for PCI Express에서 진행하는 방법을 설명하겠습니다. DMA/Bridge Subsystem for PCI Exprress에서 진행하는 방법을 설명하겠습니다. 그리고 PCIe ID 부분에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS ..

Introduction Intel 주도하에 만들어진 PCI Express (Peripheral Component Interconnect Express)는 PC의 main Board에 Graphic Card, Sound Card, TV Card 등의 각종 Expanded Card에 사용되기 위하여 만들어진 규격입니다. Xilinx FPGA를 사용하여 PCIe Interface를 구현하려면 PCIe + DMA로 구성된 DMA/Bridge Subsystem for PCI Express IP (무료)를 이용하여 설계하면 됩니다. 여기서는 DMA/Bridge Subsystem for PCI Express IP를 사용하여 PCIe End-Point의 구현방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은..

Introduction Xilinx의 DMA for PCI Express (PCIe) Subsystem IP를 사용할 경우, 개발용 PC에 Xilinx DMA Driver를 설치하여야 합니다. 여기서는 Xilinx DMA Driver의 설치 파일과 설치 후에 사용하는 실행파일에 대하여 소개하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 How to enable "Test Mode" on Windows 10 Windows 10 OS를 사용하는 PC에 Xilinx DMA Driver를 설치하려면 반드시 Windows 10 OS의 Test Mode를 enable로 변경하여야 합니다. ..

Introduction Xilinx에서 제공하는 DMA for PCI Express (PCIe) Subsystem IP를 사용하려면 개발 PC에 XDMA Windows Driver를 install 하여야 합니다. 하지만 MicroSoft로 부터 인증되지 않은 Driver이기 때문에 개발용 PC에 install이 불가능합니다. 개발용 PC에 install이 가능하도록 하려면 Windows 10의 Test Mode가 필요합니다. 이 블로그는 Windows 10 OS의 Test Mode를 enable 혹은 disable 하는 방법을 설명합니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2.2 ..

Introduction Xilinx에 MIG ( Memory Interface Generator ) IP를 사용함에 있어 Xilinx Device의 Pin과 DDR3/4 memory의 Pin 사이의 Pin maapping은 중요합니다. 일반적인 DDR3/4 Component memory의 경우는 MIG IP에서 Guide된 Pin mapping을 사용하면 됩니다. 하지만 DDR3/4, RDIMMs, LRDIMMs memory의 경우는 주의하여야 할 부분이 있습니다. 여기서는 Xilinx Device의 MIG IP의 Pin과 DDR3/4, RDIMMs, LRDIMMs memory의 Pin 사이의 Pin mapping에서 주의하여야 할 부분에 대하여 알아보겠습니다. Pin Mapping for x4 RDIM..

Introduction Xilinx Devices를 사용하면서 시스템 동작에 문제가 발생하면 개발자는 설계한 로직에 문제가 있는지 고민합니다. 동시에 사용하고 있는 Xilinx IP에 혹시 Bug가 있는 것은 아닌지 의심하게 됩니다. 여기서는 현재 사용하고 있는 Xilinx IP의 알려진 Bug Issue를 확인하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2018.3 Used IP : Reed-Solomon IP (v9.0) Chapter 1: Release Notes and Known Issues 1. 이제부터 하나의 case를 다음과 같이 설정하여 진행하겠습니다..

Introduction Xilinx Device에는 Integrated Block for PCI Express가 있어 PCIe 관련 application에 사용됩니다. 하나의 Integrated Block for PCI Express 사용할 경우, 1 lane 구현을 위하여 1 개의 GT( Gigabit Tranceiver )를 사용합니다. 4 lane 구현을 위하여 4 개의 GT( Gigabit Tranceiver )를 사용합니다. 8 lane 구현을 위하여 8 개의 GT( Gigabit Tranceiver )를 사용합니다. 16 lane 구현을 위하여 16 개의 GT( Gigabit Tranceiver )를 사용합니다. 각 Xilinx Device의 Family 별로, 그리고 Package 별로 GT..

Introduction Vivado Tool에서 ROM IP를 생성하려면 ROM의 초기값을 설정하기 위한 COE 파일이 필요합니다. 여기서는 COE 파일을 어떻게 만들고 ROM IP를 생성할 때 어떻게 사용하는지 알아보겠습니다. ( COE 파일은 RAM IP를 생성할 때에도 초기값으로 사용할 수 있습니다.) Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Create a COE file COE file의 형식 확인 및 파일을 만들어 보겠습니다. 1. 다음과 같은 주소와 데이터 값을 가지는 ROM을 구성하려고 합니다. ( Address Depth : 8 개, Data Width : 8 Bits..

Introduction GTH를 사용할 경우 Reference input clock frequency와 Data line rate이 필요합니다. 여기서는 Reference input clock frequency와 Data line rate 사이에 어떠한 계산식으로 값이 결정되는지 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Example Design : https://d.pr/f/Juk4GF+ Equation when using QPLL0/1 1. UG576 (v1.7.1) August 18, 2021 - UltraScale Architecture GTH Transceiv..

Introduction MIG (Memory Interface Generator) IP에서 Support하는 DDR4 Memory Parts List를 아래와 같이 GUI 상에서 확인할 수 있습니다. 이러한 DDR4 Memory Parts List를 파일로 확인할 수 있는지 궁금하여졌습니다. Vivado Design Suite에서 이러한 부분을 관리하는 파일이 분명히 있을 것 같다는 생각이 들어 확인하여 보았습니다. 그리고 "*.csv" 파일이 있음을 확인하였습니다. MIG IP의 Supported DDR4 Memory Parts List 1. Vivado Design Suite이 설치된 아래의 경로를 보면 "memparts.csv"를 확인할 수 있습니다. You can also found at memp..