Introduction
Xilinx에 MIG ( Memory Interface Generator ) IP를 사용함에 있어 Xilinx Device의 Pin과 DDR3/4 memory의 Pin 사이의 Pin maapping은 중요합니다.
일반적인 DDR3/4 Component memory의 경우는 MIG IP에서 Guide된 Pin mapping을 사용하면 됩니다.
하지만 DDR3/4, RDIMMs, LRDIMMs memory의 경우는 주의하여야 할 부분이 있습니다.
여기서는 Xilinx Device의 MIG IP의 Pin과 DDR3/4, RDIMMs, LRDIMMs memory의 Pin 사이의 Pin mapping에서 주의하여야 할 부분에 대하여 알아보겠습니다.
Pin Mapping for x4 RDIMMs/LRDIMMs
아래와 같이 Xilinx Device의 MIG IP의 Pin과 DDR3/4, RDIMMs, LRDIMMs memory의 Pin 사이의 Pin mapping이 서로 1:1 matching 되지 않습니다.
| Memory Data Sheet | DDR3 SDRAM XDC |
| DQ[63:0] | DQ[63:0] |
| CB3 to CB0 | DQ[67:64] |
| CB7 to CB4 | DQ[71:68] |
| DQS0 | DQS0 |
| DQS1 | DQS2 |
| DQS2 | DQS4 |
| DQS3 | DQS6 |
| DQS4 | DQS8 |
| DQS5 | DQS10 |
| DQS6 | DQS12 |
| DQS7 | DQS14 |
| DQS8 | DQS16 |
| DQS9 | DQS1 |
| DQS10 | DQS3 |
| DQS11 | DQS5 |
| DQS12 | DQS7 |
| DQS13 | DQS9 |
| DQS14 | DQS11 |
| DQS15 | DQS13 |
| DQS16 | DQS15 |
| DQS17 | DQS17 |
보다 자세한 내용은 아래 링크 Datasheet의 Table 4-12, Table 4-13을 보세요.
PG150 October 30, 2019 - UltraScale Architecture-Based FPGAs Memory IP v1.4
지금까지 Xilinx Device의 MIG IP의 Pin과 DDR3/4, RDIMMs, LRDIMMs memory의 Pin 사이의 Pin mapping에서 주의하여야 할 부분에 대하여 알아보았습니다.
여러분의 FPGA 설계에 조금이라도 도움이 되었으면 합니다.
오늘도 좋은 하루 되세요.
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Create Date: December 04, 2020
Posted By: Mouessee
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