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Introduction Versal AI Core Series VCK190 Evaluation Kit의 경우 2가지 방법의 JTAG programming을 제공하고 있습니다. 첫번째는 "TDI FT4232" chip을 사용한 USB-to-JTAG (USB C-Type)으로 JTAG programming을 하는 방법과 두번째는 JTAG Dwonload Cable (2 mm 2X7 Header)을 이용하여 JTAG programming을 하는 방법이 있습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 22H2 ) Vivado version : 2021.2.1 USB to JTAG programming 방법 1. Mode Switch SW1을 ..

Introduction Zynq UltraScale+ MPSoC의 경우, PS (ARM processor)에서 사용할 수 있는 GTR Transceivers가 있습니다. 그리고, PS에 있는 PCIe, SATA, USB 3.0, DisplayPort, Ethernet Controller는 GTR Transceivers를 사용합니다. 하지만, PCIe, SATA, USB 3.0, DisplayPort, Ethernet Controller를 모두 사용하기에는 GTR Transceivers의 lane은 4개만 존재합니다. 따라서 각 Interface에 대하여 선택적인 설정을 한후에 사용하여야 하며 이를 위하여 interconnect matrix (ICM)를 알아야 합니다. Test를 위한 PC 사용환경은 다음..

Introduction Xilinx UltraScale+ Devices Integrated Block for PCI Express를 사용하면 Vender ID, Device ID, Revision ID, Subsystem Vender ID, Subsystem Device ID를 변경할 수 있는 Option이 제공됩니다. 다음 두 가지 방법으로 설명을 진행하겠습니다. UltraScale+ Integrrated Block (PCIE4) for PCI Express에서 진행하는 방법을 설명하겠습니다. DMA/Bridge Subsystem for PCI Exprress에서 진행하는 방법을 설명하겠습니다. 그리고 PCIe ID 부분에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS ..

Introduction Intel 주도하에 만들어진 PCI Express (Peripheral Component Interconnect Express)는 PC의 main Board에 Graphic Card, Sound Card, TV Card 등의 각종 Expanded Card에 사용되기 위하여 만들어진 규격입니다. Xilinx FPGA를 사용하여 PCIe Interface를 구현하려면 PCIe + DMA로 구성된 DMA/Bridge Subsystem for PCI Express IP (무료)를 이용하여 설계하면 됩니다. 여기서는 DMA/Bridge Subsystem for PCI Express IP를 사용하여 PCIe End-Point의 구현방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은..

Introduction MIG (Memory Interface Generator) IP에서 Support하는 DDR4 Memory Parts List를 아래와 같이 GUI 상에서 확인할 수 있습니다. 이러한 DDR4 Memory Parts List를 파일로 확인할 수 있는지 궁금하여졌습니다. Vivado Design Suite에서 이러한 부분을 관리하는 파일이 분명히 있을 것 같다는 생각이 들어 확인하여 보았습니다. 그리고 "*.csv" 파일이 있음을 확인하였습니다. MIG IP의 Supported DDR4 Memory Parts List 1. Vivado Design Suite이 설치된 아래의 경로를 보면 "memparts.csv"를 확인할 수 있습니다. You can also found at memp..

Introduction 일반적으로 MIG IP를 사용하여 DDR4 SDRAM memory와의 Interface를 구현합니다. 하지만 MIG IP의 DDR4 SDRAM parts list에서 내가 선택한 DDR4 SDRAM part가 보이지 않는 경우가 있습니다. 내가 선택한 DDR4 SDRAM part가 MIG IP의 DDR4 SDRAM part list에 보이게 할 수 있으며, 이 경우 사용하는 FPGA에 따라 두가지 방법이 있습니다. 1. Spartan-7, Artix-7, Kintex-7, Virtex-7의 경우는 아래의 BLOG를 보아 주세요. How to create Xilinx MIG IP for Custom Part How to create Xilinx MIG IP for Custom Par..

Introduction Xilinx 7-Series device를 사용할 경우, MIG IP를 생성할 때 선택할 수 있는 DDR2/DDR3 SDRAM Part는 모두 Micron DDR2/DDR3 SDRAM device입니다. Samsung 혹은 SK Hynix의 DDR2/DDR3 SDRAM device를 사용할 경우에 Custom Part를 만들어서 사용할 수 있습니다. 여기서는 이 Custom Part를 만드는 방법에 대하여 설명하겠습니다. 만일 사용하는 FPGA Device가 Xilinx UltraScale / UltraScale+ Device를 사용한다면 아래의 BLOG를 보아 주세요. How to create a custom csv file for MIG IP How to create a cus..

Introduction DDR3/4 memory interface를 위하여 사용하는 Xilinx MIG (Memory Interface Generator) IP에는 총 3 종류의 Clock이 있습니다. 지금부터 Xilinx MIG IP에 있는 3 종류의 Clock frequency와 DQ data-rate의 관계를 알아보겠습니다. PC의 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 Target Device : Xilinx UltraScale, Xilinx UltraScale+ MIG (Memory Interface Generator) IP version : v2.2 MIG IP에서 사용되는 3 종류의 Cloc..

Introduction 디스플레이포트(DisplayPort)는 VESA(Video Electronics Standards Association)에 의해 제정된 디지털 디스플레이 인터페이스 표준으로 비디오 소스를 컴퓨터 모니터와 같은 디스플레이 장치에 전송하는 용도로 사용됩니다. DisplayPort Connect는 총 20개의 Pins으로 구성되어 있습니다. 그중 중요한 pin이 data pin과 clock pin입니다. clock 1-pair, data 3-pair로 구성됩니다. (일반적으로 data 1-pair를 1 lane이라고 합니다.) 그리고 DisplayPort는 version에 따라 1 lane의 전송 속도가 다릅니다. 그러므로 어떤 version의 DisplayPort를 개발하느냐에 따라 ..

Introduction 만일 Design Guide for MIG IP (1/3)과 Design Guide for MIG IP (2/3)의 내용을 보지 않았다면.... 아래의 Design Guide for MIG IP (1/3)과 Design Guide for MIG IP (2/3)을 보고 난 후에 지금 보고 있는 BLOG를 보아 주세요. Design Guide for MIG IP (1/3) Design Guide for MIG IP (1/3) Introduction Xilinx MIG (Memory Interface Generator) IP를 생성할 경우 User Logic과 연결되는 Interface는 두 가지가 있습니다. Standard User Interface AXI4 Interface 여기서는..