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Introduction Vivado Tool에서 Simulation을 하려면 Verilog 혹은 VHDL로 Testbench file이 필요합니다. 하지만 아주 간단한 simulation을 위하여 Testbench file이 없어도 Simulation이 가능합니다. 이를 위하여 Vivado Tool은 add_force, remove_forces 등의 Tcl command를 제공합니다. 여기서는 Testbench file 없이 add_force, remove_forces 등의 Tcl command를 이용하여 Vivado에서 Simulation을 하는 방법을 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado v..

Introduction Vivado에서 Simulation을 끝내고 저장할 경우, 일반적으로 Signal names configuration 만이 저장되고 결과에 해당되는 waveform은 저장되지 않습니다. 경우에 따라 Vivado에서 Simulation을 하고 그 결과에 해당되는 waveform을 저장하여 나중에 분석을 할 필요가 있습니다. 여기서는 Vivado Simulation에서 waveform 파일을 저장하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1.2 How to save simulation "waveform" result in Vivado ..