Introduction
Zynq UltraScale+ MPSoC의 경우, PS (ARM processor)에서 사용할 수 있는 GTR Transceivers가 있습니다. 그리고, PS에 있는 PCIe, SATA, USB 3.0, DisplayPort, Ethernet Controller는 GTR Transceivers를 사용합니다. 하지만, PCIe, SATA, USB 3.0, DisplayPort, Ethernet Controller를 모두 사용하기에는 GTR Transceivers의 lane은 4개만 존재합니다. 따라서 각 Interface에 대하여 선택적인 설정을 한후에 사용하여야 하며 이를 위하여 interconnect matrix (ICM)를 알아야 합니다.
Test를 위한 PC 사용환경은 다음과 같습니다.
- OS : Windows 10 pro ( version : 22H2 )
- Vivado version : 2023.2
PS-GTR Transceivers
Zynq UltraScale+ MPSoC의 경우, PS (ARM processor)에서 사용할 수 있는 GTR Transceivers가 있습니다.
UG1075 (v1.12) February 23, 2023 - Zynq UltraScale+ Packaging and Pinouts 문서의 page 11~15에 있는 Table 1‐2: Serial Transceiver Channels (PS-GTR, GTH, and GTY) by Device/Package을 보면 Zynq UltraScale+ MPSoC의 CG,EG,EV family의 각 Device에 따른 PS-GTR, GTH, and GTY Transceivers의 Channel (lane) 수를 확인할 수 있습니다.
여기에서 우리는 All Zynq UltraScale+ MPSoC's PS-GTR Transceivers의 Channel (lane) 수가 4개만 있는 것을 알 수 있습니다.
High-Speed Serial I/O Block Diagram
UG1085 (v2.3.1) January 4, 2023 - Zynq UltraScale+ Device TRM 문서의 page 18에 있는 Figure 1-3: High-Speed Serial I/O Block Diagram을 보면 USB 3.0 Controller는 x2 lane, Ethernet Controller는 x4 lane, PCIe Controller는 x4 lane, SATA Controller는 x2 lane, DisplayPort Controller는 x2 lane을 사용할 수 있지만 PS-GTR Transceivers가 only x4 lane만이 있음을 알 수 있습니다. 따라서 PS-GTR Transceivers 가 only x4 lane만이 있기 때문에 선택적으로 각 Controller를 설정하여 사용하여야만 합니다.
Interconnect Matrix (ICM)
UG1085 (v2.3.1) January 4, 2023 - Zynq UltraScale+ Device TRM 문서의 page 807에 있는 Table 29-1: Interconnect Matrix을 보면 PCIe, SATA, USB 3.0, DisplayPort, Ethernet Controller와 PS-GTR transceivers의 각 lane이 어떻게 연결이 될 수 있는지를 확인할 수 있습니다.
위 Table 29-1: Interconnect Matrix에서 USB 3.0의 1번 Controller의 경우는 오직 PHY Lane 3에만 연결이 가능함을 유의하여야 합니다. 아래의 Animated GIF를 보아 주세요.
Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit
GTR Mux (Pericom PI2DBS621)을 사용하여 4개 lane의 PS-GTR Transceivers를 Share하여 여러 Interface를 구현할 수 잇습니다.
Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit의 경우, GTR Mux (Pericom PI2DBS621)를 사용하여 x4 lane의 PS-GTR Transceivers를 Share하여, PCIe (x4 lane), DisplayPort Tx (x1 lane), USB 3.0 (x1 lane), SATA (x1 lane)을 구현하고 있습니다. 아래의 Figure 3-38: GTR External Switch Connectivity를 보면 어떻게 구성되어 있는지 알 수 있습니다.
지금까지 Zynq UltraScale+ MPSoC 's interconnect matrix (ICM)에 대하여 알아보았습니다.
여러분의 FPGA 설계에 조금이라도 도움이 되었으면 합니다.
오늘도 좋은 하루 되세요.
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Nov 30, 2023
Posted By: Mouessee
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