GTH의 reference Input Clock과 Data line rate 계산 방법

 

 

 Introduction

 

 

GTH를 사용할 경우 Reference input clock frequency와 Data line rate이 필요합니다.

여기서는 Reference input clock frequency와 Data line rate 사이에 어떠한 계산식으로 값이 결정되는지 알아보겠습니다.

 

 

Test를 위한 PC 사용환경은 다음과 같습니다.

• OS : Windows 10 pro ( version : 21H2 )
• Vivado version : 2022.1

 

Example Design : https://d.pr/f/Juk4GF+

 

 

 

728x90

 

 

 

 Equation when using QPLL0/1

 

 

1.

UG576 (v1.7.1) August 18, 2021 - UltraScale Architecture GTH Transceivers

위 링크 문서의 page 51을 보면 다음과 같은 내용을 확인할 수 있습니다.

 

PLL output frequency & Data Line rate

 

 

2.

아래와 같이 위 계산식에서 PLL output frequency와 Data Line rate을 위해 N, M, D에 대한 값을 알아야 합니다.

 

QPLL0/1 Divider Settings

 

M, N, D의 값을 알기 위해서는 QPLL0/1_REFCLK_DIV, QPLL0/1_FBDIV, RX/TXOUT_DIV의 값을 확인하여야 합니다.

 

 

 

 Equation when using CPLL

 

 

1.

UG576 (v1.7.1) August 18, 2021 - UltraScale Architecture GTH Transceivers

위 링크 문서의 page 46을 보면 다음과 같은 내용을 확인할 수 있습니다.

 

CPLL output frequency

 

 

2.

UG576 (v1.7.1) August 18, 2021 - UltraScale Architecture GTH Transceivers

위 링크 문서의 page 47을 보면 다음과 같은 내용을 확인할 수 있습니다.

 

Data line rate

 

 

3.

아래와 같이 위 계산식에서 PLL output frequency와 Data Line rate을 위해 

M, N2, N1, D에 대한 값을 알아야 합니다.

 

CPLL Divider Settings

 

M, N2, N1, D의 값을 알기 위해서는 CPLL_REFCLK_DIV, CPLL_FBDIV, CPLL_FBDIV_45, RX/TXOUT_DIV의값을 확인하여야 합니다.

 

 

 

 Reference input clock frequency & Data line rate

 

 

1.

GTH를 사용하여 Aurora 64B/66B IP를 다음과 같은 설정으로 생성합니다.

Line Rate이 3.125 Gbps이고 GT Refclk가 125 MHz일 경우에 어떻게 계산되어지는지 알아보겠습니다.

( 이 경우는 CPLL을 사용하게 됩니다. )

 

Aurora 64B/66B IP

 

 

2.

GTH를 사용한 Vivado Project를 Open한 후, Open Implemented Design을 합니다.

아래와 같이 Package 윈도우에서 Edit 메뉴의 Find를 클릭한 후, GT block을 선택하고 OK를 클릭합니다.

 

Package window

 

 

3.

아래와 같이 Vivado 하단에 Find Results 윈도우가 나타납니다.

여기서 GTHE3_CHANNEL을 선택합니다.

그리고 Cell Properties 윈도우에서 Properties 탭을 선택하고 Search 아이콘을 클릭합니다.

 

Cell Properties window

 

 

4.

Search 란에 각 Attribute name을 검색하면 각각의 value를 확인할 수 있습니다.

Cell Properties window

 

 

5.

검색하여 확인한 값들은 다음과 같습니다.

 

M	CPLL_REFCLK_DIV	1
N1	CPLL_FBDIV	5
N2	CPLL_FBDIV_45	5
D	TXOUT_DIV	2

 

Reference input clock frequency가 125 MHz이고 Data line rate이 3.125 Gbps로 IP를 만들었으며 위 값을 대입하면 아래와 같이 계산됨을 확인할 수 있습니다.

 

CPLL output frequency = Reference input clock frequency x ( ( N2 x N1 ) / M )
CPLL output frequency = 125 x ( ( 5 x 5 ) / 1 )

Data line rate = ( CPLL output frequency x 2 ) / D
Data line rate = ( CPLL output frequency x 2 ) / 2 = 3.125

 

 

 

---

 

지금까지 Reference input clock frequency와 Data line rate 사이에 어떠한 계산식으로 값이 결정되는지에 대하여 알아보았습니다.
여러분의 FPGA 설계에 조금이라도 도움이 되었으면 합니다.
오늘도 좋은 하루 되세요.

(공감, 구독, 댓글은 저에게 힘이 됩니다!)

 

 

 

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Create Date: July 06, 2022

Posted By: Mouessee

 

 

 

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