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Introduction 일반적으로 MIG IP를 사용하여 DDR4 SDRAM memory와의 Interface를 구현합니다.하지만 MIG IP의 DDR4 SDRAM parts list에서 내가 선택한 DDR4 SDRAM part가 보이지 않는 경우가 있습니다.내가 선택한 DDR4 SDRAM part가 MIG IP의 DDR4 SDRAM part list에 보이게 할 수 있으며, 이 경우 사용하는 FPGA에 따라 두가지 방법이 있습니다.  1.Spartan-7, Artix-7, Kintex-7, Virtex-7의 경우는 아래의 BLOG를 보아 주세요. How to create Xilinx MIG IP for Custom Part How to create Xilinx MIG IP for Custom PartI..

Introduction Xilinx 7-Series device를 사용할 경우, MIG IP를 생성할 때 선택할 수 있는 DDR2/DDR3 SDRAM Part는 모두 Micron DDR2/DDR3 SDRAM device입니다. Samsung 혹은 SK Hynix의 DDR2/DDR3 SDRAM device를 사용할 경우에 Custom Part를 만들어서 사용할 수 있습니다. 여기서는 이 Custom Part를 만드는 방법에 대하여 설명하겠습니다. 만일 사용하는 FPGA Device가 Xilinx UltraScale / UltraScale+ Device를 사용한다면 아래의 BLOG를 보아 주세요. How to create a custom csv file for MIG IP How to create a cus..

Introduction DDR3/4 memory interface를 위하여 사용하는 Xilinx MIG (Memory Interface Generator) IP에는 총 3 종류의 Clock이 있습니다. 지금부터 Xilinx MIG IP에 있는 3 종류의 Clock frequency와 DQ data-rate의 관계를 알아보겠습니다. PC의 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 Target Device : Xilinx UltraScale, Xilinx UltraScale+ MIG (Memory Interface Generator) IP version : v2.2 MIG IP에서 사용되는 3 종류의 Cloc..

Introduction 디스플레이포트(DisplayPort)는 VESA(Video Electronics Standards Association)에 의해 제정된 디지털 디스플레이 인터페이스 표준으로 비디오 소스를 컴퓨터 모니터와 같은 디스플레이 장치에 전송하는 용도로 사용됩니다. DisplayPort Connect는 총 20개의 Pins으로 구성되어 있습니다. 그중 중요한 pin이 data pin과 clock pin입니다. clock 1-pair, data 3-pair로 구성됩니다. (일반적으로 data 1-pair를 1 lane이라고 합니다.) 그리고 DisplayPort는 version에 따라 1 lane의 전송 속도가 다릅니다. 그러므로 어떤 version의 DisplayPort를 개발하느냐에 따라 ..

Introduction 만일 Design Guide for MIG IP (1/3)과 Design Guide for MIG IP (2/3)의 내용을 보지 않았다면.... 아래의 Design Guide for MIG IP (1/3)과 Design Guide for MIG IP (2/3)을 보고 난 후에 지금 보고 있는 BLOG를 보아 주세요. Design Guide for MIG IP (1/3) Design Guide for MIG IP (1/3) Introduction Xilinx MIG (Memory Interface Generator) IP를 생성할 경우 User Logic과 연결되는 Interface는 두 가지가 있습니다. Standard User Interface AXI4 Interface 여기서는..

Introduction 아래의 Design Guide for MIG IP (1/3)을 보고 난 후, 지금 보고있는 BLOG를 보아 주세요. Design Guide for MIG IP (1/3) Design Guide for MIG IP (1/3) Introduction Xilinx MIG (Memory Interface Generator) IP를 생성할 경우 User Logic과 연결되는 Interface는 두 가지가 있습니다. Standard User Interface AXI4 Interface 여기서는 Standard User Intrface.. 740280.tistory.com ​​​​​​ 여기서는 MIG IP를 Control하기 위한 MIG_CTRL ( mig_ctrl.vhd )를 design함에..

Introduction Xilinx MIG (Memory Interface Generator) IP를 생성할 경우 User Logic과 연결되는 Interface는 두 가지가 있습니다. Standard User Interface AXI4 Interface 여기서는 Standard User Intrface를 control하기 위한 Design Guide를 3개의 BLOG를 통하여 설명하려고 합니다. PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 FPGA Part : XC7A50T-1FTG256 DDR3 Memory Part : MT41K128M16XX-15E Entire Design Block Diagram..