Introduction
모든 Versal ACAP Design 에서는 Processor System (PS)를 사용하지 않고 Hardware-Only System (PL)만 사용할 경우, Traditional Design Flow를 진행함에도 불구하고 반드시 CIPS (Control, Interfaces and Processing System) IP를 사용하여야 합니다. 여기서는 이러한 부분에 대하여 알아보겠습니다.
Test를 위한 PC 사용환경은 다음과 같습니다.
- OS : Windows 10 pro ( version : 21H2 )
- Vivado version : 2023.1
If CIPS IP isn't used
1.
Vivado에서 Versal ACAP Design으로 간단한 2 input AND gate을 사용하는 Verilog HDL을 "Run Implementation"을 진행하면 다음과 같은 Critical Warning message가 발생합니다.
[DRC CIPS-1] Versal CIPS exists check - place design:
Versal designs must contain a CIPS IP in the netlist hierarchy to function properly. Please create an instance of the CIPS IP and configure it. Without a CIPS IP in the design, Vivado will not generate a CDO for the PMC, an elf for the PLM.
2.
Source 내에 Processor System (PS)을 사용하지 않더라도 CIPS IP가 Source 내에 있지 않으면 이러한 Critical Warning message가 발생합니다.
Versal ACAP Design Guide (UG1273)를 보면 다음과 같은 내용을 확인할 수 있습니다.
!! Important: The platform management controller (PMC) is incorporated into the CIPS IP and must be configured for the Versal device to boot properly. Therefore, all Versal device designs must include CIPS IP.
Vivado Design Suite User Guide: Designing IP Subsystems Using IP Integrator (UG994)를 보면 다음과 같은 내용을 확인할 수 있습니다.
Control, Interface, and Processing System (CIPS) IP allows you to configure various parts of the Versal Adaptive SoC processing system (PS), platform management controller (PMC), SysMon, and PCIe CPM blocks.
CIPS IP must be included in every Versal adaptive SoC design.
Even if the PS portion of the CIPS IP is not used in the design, the PMC portion of the CIPS IP is required to boot the device.
Because CIPS IP is only available in IP integrator, you must configure and instantiate this block in the IP integrator.
Note: Only a single CIPS IP is allowed per design.
모든 Versal ACAP Design 에서는 Processor System (PS)를 사용하지 않고 Hardware-Only System (PL)만 사용할 경우, Traditional Design Flow를 진행함에도 불구하고 반드시 CIPS IP를 사용하여야 합니다.
How to use CIPS IP as PL Subsystem
1.
다음과 같이 Create Block Design을 한 후, Adding IP를 통하여 CIPS IP을 선택합니다.
그리고 "Run Block Automation"을 실행합니다. 이 후, Design Flow로 "PL Subsystem"을 선택하고 OK 버튼을 클릭합니다.
2.
Block Design을 sub-module로 설정하기 위하여 다음과 같이 Source에 추가 합니다.
3.
CIPS IP를 추가한 후, Generate Device Image까지 진행하면 다음과 같이 Critical Warning message가 발생하지 않는 것을 확인할 수 있습니다. 일부 Warning message는 Clock이 없는 Design이기 때문에 발생한 message 입니다.
4.
아래의 링크는 위 내용을 테스트한 Vivado Project File (v2023.1)입니다.
지금까지 "CIPS IP must be included in every Versal adaptive SoC design"과 "How to use CIPS IP as PL Subsystem"에 대하여 알아보았습니다.
여러분의 FPGA 설계에 조금이라도 도움이 되었으면 합니다.
오늘도 좋은 하루 되세요.
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June 08, 2023
Posted By: Mouessee
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