740280

Introduction 앞서 BLOG에서 JTAG to AXI Master (PG174 - February 4, 2021) 라는 IP를 사용하면, Vivado Hardware Debug Manager의 TCL console을 통하여 JTAG을 지나서, FPGA 내부에 Design된 JTAG-to-AXI Master IP를 지나서, AXI Interconect( or Smart Connect)를 지나서 연결되어 있는 Peripherals( BRAM, GPIO, etc... )에 Write/Read를 할 수 있음을 확인하였습니다. 여기서는 AXI BRAM Controller IP와 Block Memory Generator IP 사이의 Address, data 간의 관계를 살펴 보겠습니다. Table of C..

Introduction JTAG to AXI Master (PG174 - October 5, 2016) 라는 IP를 사용하면, Vivado Hardware Debug Manager의 TCL console을 통하여 JTAG을 지나서, FPGA 내부 Design된 JTAG-to-AXI Master IP를 지나서, AXI Interconect( or Smart Connect)를 지나 연결되어 있는 Peripherals( BRAM, GPIO, etc... )에 Write/Read를 할 수 있습니다. TCL console을 통하여 TCL command를 사용하기 때문에 어느 정도의 TCL language를 알고 있으면 좋습니다. 하지만 TCL language를 잘 모르더라도 여기에서 앞으로 설명하는 TCL com..

Introduction Vivado Project에서 "Create a New Vivado Project" 을 진행할 경우에 아래와 같이 Target Device의 Part Number 대신 Xilinx Evaluation Board를 선택할 수 있습니다. 하지만 Xilinx Evaluation Board가 아닌 3rd party Xilinx Board의 경우는 몇몇 Avnet Board 외에는 보이지 않습니다. 그래서 과거에는 아래와 같이 3rd party Xilinx Board의 Board Definition File을 별도로 설정하여야 했습니다. 그러나 요즈음에는 보다 쉽게 3rd party Xilinx Board의 Board Definition File을 install할 수 있습니다. 지금부터 "..

Introduction 현재 FPGA Design에 있어 사용되는 Language로 Verilog HDL, VHDL을 많이 사용하고 있습니다. 최근 들어 C language로 FPGA를 Design할 수 있는 단계로까지 발전하였지만 여전히, Verilog HDL, VHDL이 많이 사용되고 있습니다. 여기서는 제가 그동안 보아 왔던 여러 Vrilog HDL, VHDL 관련 서적 중에서 항상 옆에 두고서 필요할 경우 보게 되는 책을 한 권 소개하려고 합니다. HDL Chip Design amazon.com에서 "HDL Chip Design"으로 검색하면 아래와 같은 책 한권을 확인할 수 있습니다. 이 책은 Verilog HDL과 VHDL을 비교하여 볼 수 있도록 구성되어 있습니다. 내용은 가장 기본적인 기초..

Introduction ILA (Integrated Logic Analyzer) IP에 매우 느린 clock frequency를 사용할 경우 trigger가 되지 않는 문제가 있습니다. 아래의 캡처 화면과 같이 "Run trigger immediate for this ILA core"를 클릭하여도 trigger된 파형이 보이지 않습니다. 여기서는 이러한 현상이 발생하였을 때 문제 해결에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 JTAG clock frequency 1. 아래의 캡처 화면과 같이 Vivado Hardware Manager의 ① download dr..

Introduction Vivado Block Design의 "Add Module to Block Design"에 대하여 알아보겠습니다. 일반적인 RTL source의 경우는 Block Design에서 사용할 수 있는 module 형태로 만들어서 사용이 가능합니다. 물론 Xilinx IP를 포함한 RTL source의 경우도 가능합니다. 다만 Xilinx IP에 따라 가능한 IP가 있고 불가능한 IP가 있습니다. 이 부분에 대하여서도 살펴보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2021.2 아래 첨부 파일은 이번 믈로그에서 사용한 Example Design 입니다. Add HDL to..

Introduction JTAG Chain에 Xilinx Device가 아닌 Non-Xilinx Device가 있는 경우에 Vivado의 Hardware Manager에서 Non-Xilinx Device가 인식되지 않습니다. 이 경우에 Xilinx Device의 Download가 되지않는 문제가 있습니다. 이러한 문제가 발생하였을 때 어떻게 문제를 해결하는지에 대하여 설명하겠습니다. (앞으로 설명할 3rd party Device, Unknown Device, Non-Xilinx Device는 같은 의미로 보아 주세요.) Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 How to set up..

Introduction Xilinx FPGA Device를 설계하려면 설계 Tool로 Vivado ML Edition이라는 Software를 사용하여야 합니다. Vivado ML Edition은 다음과 같이 4 가지 종류가 있습니다. Vivado ML Standard Edition Vivado ML Enterprise Edition Vivado ML Enterprise Edition ( 30-days Evaluation ) Vivado Lab Edition 여기서는 4 가지 종류의 Vivado Tool 간의 차이점 및 가격에 대하여 알아보겠습니다. Vivado ML Edition 1. 아래의 표와 같이 Vivado ML Enterprise Edition만 유료이며 나머지는 무료 입니다. Vivado ML..

Introduction 야기서는 Vivado에서 Implementation이 끝난 후, 원하는 Net의 Net delay를 확인하는 방법에 대하여 알아보겠습니다. Vivado GUI를 사용하여 원하는 Net의 Net Delay Value를 확인하는 방법 그리고 Vivado TCL Console를 사용하여 원하는 Net의 Net Delay Value를 확인하는 방법 이렇게 두 가지 방법을 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Example Design Download & Open Project 1. 아래의 ZIP file을 download 받은 후, 압축을 풉니다. ..