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Introduction Xilinx의 DMA for PCI Express (PCIe) Subsystem IP를 사용할 경우, 개발용 PC에 Xilinx DMA Driver를 설치하여야 합니다. 여기서는 Xilinx DMA Driver의 설치 파일과 설치 후에 사용하는 실행파일에 대하여 소개하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 How to enable "Test Mode" on Windows 10 Windows 10 OS를 사용하는 PC에 Xilinx DMA Driver를 설치하려면 반드시 Windows 10 OS의 Test Mode를 enable로 변경하여야 합니다. ..

Introduction Xilinx에서 제공하는 DMA for PCI Express (PCIe) Subsystem IP를 사용하려면 개발 PC에 XDMA Windows Driver를 install 하여야 합니다. 하지만 MicroSoft로 부터 인증되지 않은 Driver이기 때문에 개발용 PC에 install이 불가능합니다. 개발용 PC에 install이 가능하도록 하려면 Windows 10의 Test Mode가 필요합니다. 이 블로그는 Windows 10 OS의 Test Mode를 enable 혹은 disable 하는 방법을 설명합니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2.2 ..

Introduction Xilinx FPGA Device를 사용하면 각 전원 핀들이 공급하는 FPGA Resource가 무엇인지 확인해야 하는 경우가 발생합니다. 예를 들면 Block Memory의 동작에 매우 낮은 확률로 문제가 있는 경우에 여러가지 원인을 추측할 수 있지만 그 중에 Block Memory에 전원을 공급하는 Vccbram의 전원 Noise도 그 원인 중에 하나가 될 수 있습니다. 여기서는 Xilinx FPGA device를 사용하기 위하여 필요한 여러가지 전원들과 각 전원이 공급하는 FPGA Resource가 무엇인지 확인하여 보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version :..

Introduction Block Design에서의 Add IP의 각 Symbol을 보면 아래의 그림과 같이... Input pins, Output pins에 대하여 각각의 Interface 별로 묶여있는 것을 확인할 수 있습니다. (아래 캡처화면의 Red-Box 부분을 보아주세요.) 여기서 User가 정의한 나만의 Bus Interface도 가능할까요? 라는 생각이 떠오르지 않나요? Vivado는 User가 정의한 Bus Interface (adder_input)를 Block design에서 아래와 같은 모습으로 묶을 수 있는 기능을 제공하고 있습니다. 다음은 이러한 기능을 사용하는 방법에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( ..

Introduction Vivado Tool에서 Simulation을 하려면 Verilog 혹은 VHDL로 Testbench file이 필요합니다. 하지만 아주 간단한 simulation을 위하여 Testbench file이 없어도 Simulation이 가능합니다. 이를 위하여 Vivado Tool은 add_force, remove_forces 등의 Tcl command를 제공합니다. 여기서는 Testbench file 없이 add_force, remove_forces 등의 Tcl command를 이용하여 Vivado에서 Simulation을 하는 방법을 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado v..

Introduction Vivado에서 Simulation을 끝내고 저장할 경우, 일반적으로 Signal names configuration 만이 저장되고 결과에 해당되는 waveform은 저장되지 않습니다. 경우에 따라 Vivado에서 Simulation을 하고 그 결과에 해당되는 waveform을 저장하여 나중에 분석을 할 필요가 있습니다. 여기서는 Vivado Simulation에서 waveform 파일을 저장하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1.2 How to save simulation "waveform" result in Vivado ..

Introduction Vivado License는 일반적으로 PC의 Ethernet Mac Address 혹은 C: Drive의 Serial Number를 기반으로 하는 License를 생성하여 사용합니다. 여기서는 이러한 Vivado License 파일을 생성하고 설정하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Where to get a Vivado License 1. 먼저 Xilinx SIte의 LOGIN 계정이 있어야 합니다. Xilinx Site에서 상단 오른 쪽에 있는 "Login | Register"를 클릭하여 LOGIN 계정을 만듭니다. ..

Introduction 여기서는 Xilinx에서 Recommend하는 power on/off sequence 및 주의점( power on/off sequence를 따르지 않았을 때 문제는 무었인지와 각 전원간 Delay에 대한 조건은 있는지 )에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Power on/off sequence 1. 7-Series의 power on/off sequence에 대한 information은 Datasheet에 기술되어 있습니다. (Datasheet에서 "sequence"로 검색하면 관련 내용을 확인할 수 있습니다.) Spartan-7 ..

Introduction 다른 PC에서 아무런 문제없이 사용한 Vivado Project를 가져와서 Synthesis를 진행하였을 때 "Multiple block runs Failed"라는 message가 발생하는 경우가 있습니다. 이러한 문제가 발생하였을 때 원인과 해경방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Multiple block runs Failed 1. Implementation까지 Error없이 진행했던 Vivado project를 다른 PC로 가져왔을 경우에, 사용 중인 IP에 대하여 "Regenerate Output Products"를 실행..

Introduction Zynq-7000 Device를 사용함에 있어 외부에 DDR memory를 사용하지 않고 Booting and Running하는 방법에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 Pro ( version : 20H2 ) Vivado version : 2020.2.2 Target Board : Zed Board Working Directory : C:/My-Study/Zynq_DDR_less Booting & Running Zynq-7000 without External DDR Memory 1. Block Design의 ZYNQ7 Processing System을 double-click하면 "Re-customize IP" 창..