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Introduction Xilinx Device에는 Integrated Block for PCI Express가 있어 PCIe 관련 application에 사용됩니다. 하나의 Integrated Block for PCI Express 사용할 경우, 1 lane 구현을 위하여 1 개의 GT( Gigabit Tranceiver )를 사용합니다. 4 lane 구현을 위하여 4 개의 GT( Gigabit Tranceiver )를 사용합니다. 8 lane 구현을 위하여 8 개의 GT( Gigabit Tranceiver )를 사용합니다. 16 lane 구현을 위하여 16 개의 GT( Gigabit Tranceiver )를 사용합니다. 각 Xilinx Device의 Family 별로, 그리고 Package 별로 GT..

Introduction Vivado Tool에서 ROM IP를 생성하려면 ROM의 초기값을 설정하기 위한 COE 파일이 필요합니다. 여기서는 COE 파일을 어떻게 만들고 ROM IP를 생성할 때 어떻게 사용하는지 알아보겠습니다. ( COE 파일은 RAM IP를 생성할 때에도 초기값으로 사용할 수 있습니다.) Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Create a COE file COE file의 형식 확인 및 파일을 만들어 보겠습니다. 1. 다음과 같은 주소와 데이터 값을 가지는 ROM을 구성하려고 합니다. ( Address Depth : 8 개, Data Width : 8 Bits..

Introduction 요즈음은 항공, 우주 관련 Project에 Xilinx Radiation Tolerant Kintex UltraScale XQRKU060 FPGA를 많이 검토하게 되었습니다. 여기서는 Aerospace grade의 Radiation Tolerant Kintex UltraScale XQRKU060 FPGA를 사용하기 위하여 접하는 몇가지 문의 사항들을 정리하여 보았습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 Migration between XCKU060 and XQRKU060 "XCKU060-FFVA1517와 XQRKU060-CNA1509은 Migration..

Introduction GTH를 사용할 경우 Reference input clock frequency와 Data line rate이 필요합니다. 여기서는 Reference input clock frequency와 Data line rate 사이에 어떠한 계산식으로 값이 결정되는지 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Example Design : https://d.pr/f/Juk4GF+ Equation when using QPLL0/1 1. UG576 (v1.7.1) August 18, 2021 - UltraScale Architecture GTH Transceiv..

Introduction Xilinx FPGA Device를 설계하려면 설계 Tool로 Vivado ML Edition이라는 Software를 사용하여야 합니다. Vivado ML Edition은 다음과 같이 4 가지 종류가 있습니다. Vivado ML Standard Edition Vivado ML Enterprise Edition Vivado ML Enterprise Edition ( 30-days Evaluation ) Vivado Lab Edition 여기서는 4 가지 종류의 Vivado Tool 간의 차이점 및 가격에 대하여 알아보겠습니다. Vivado ML Edition 1. 아래의 표와 같이 Vivado ML Enterprise Edition만 유료이며 나머지는 무료 입니다. Vivado ML..

Introduction 야기서는 Vivado에서 Implementation이 끝난 후, 원하는 Net의 Net delay를 확인하는 방법에 대하여 알아보겠습니다. Vivado GUI를 사용하여 원하는 Net의 Net Delay Value를 확인하는 방법 그리고 Vivado TCL Console를 사용하여 원하는 Net의 Net Delay Value를 확인하는 방법 이렇게 두 가지 방법을 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Example Design Download & Open Project 1. 아래의 ZIP file을 download 받은 후, 압축을 풉니다. ..

Introduction MIG (Memory Interface Generator) IP에서 Support하는 DDR4 Memory Parts List를 아래와 같이 GUI 상에서 확인할 수 있습니다. 이러한 DDR4 Memory Parts List를 파일로 확인할 수 있는지 궁금하여졌습니다. Vivado Design Suite에서 이러한 부분을 관리하는 파일이 분명히 있을 것 같다는 생각이 들어 확인하여 보았습니다. 그리고 "*.csv" 파일이 있음을 확인하였습니다. MIG IP의 Supported DDR4 Memory Parts List 1. Vivado Design Suite이 설치된 아래의 경로를 보면 "memparts.csv"를 확인할 수 있습니다. You can also found at memp..

Introduction 일반적으로 MIG IP를 사용하여 DDR4 SDRAM memory와의 Interface를 구현합니다.하지만 MIG IP의 DDR4 SDRAM parts list에서 내가 선택한 DDR4 SDRAM part가 보이지 않는 경우가 있습니다.내가 선택한 DDR4 SDRAM part가 MIG IP의 DDR4 SDRAM part list에 보이게 할 수 있으며, 이 경우 사용하는 FPGA에 따라 두가지 방법이 있습니다.  1.Spartan-7, Artix-7, Kintex-7, Virtex-7의 경우는 아래의 BLOG를 보아 주세요. How to create Xilinx MIG IP for Custom Part How to create Xilinx MIG IP for Custom PartI..

Introduction Xilinx 7-Series device를 사용할 경우, MIG IP를 생성할 때 선택할 수 있는 DDR2/DDR3 SDRAM Part는 모두 Micron DDR2/DDR3 SDRAM device입니다. Samsung 혹은 SK Hynix의 DDR2/DDR3 SDRAM device를 사용할 경우에 Custom Part를 만들어서 사용할 수 있습니다. 여기서는 이 Custom Part를 만드는 방법에 대하여 설명하겠습니다. 만일 사용하는 FPGA Device가 Xilinx UltraScale / UltraScale+ Device를 사용한다면 아래의 BLOG를 보아 주세요. How to create a custom csv file for MIG IP How to create a cus..

Introduction Xilinx ISE는 Version 14.7을 마지막으로 더이상 Version Update가 없습니다. Windows 7은 MicroSoft에서 더 이상 기술 지원을 하지 않는 OS입니다. Xilinx ISE v14.7은 Windows 10을 지원하지 않습니다. Windows 7을 지원합니다. 이러한 이유로 가상머신 software인 VirtualBox, VmWare등을 사용하여 Windows 7 OS에 ISE v14.7을 설치하여 사용합니다. 이번에 설명드릴 내용은 VirtualBox에 별도의 OS 설치 없이 ISE를 쉽게 사용할 수 있도록 Xilinx가 제공하는 ISE 14.7 VM( Virtual Machine )에 대한 설치 가이드 입니다. Table of Contents ..