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Introduction 여기서는 Little Endian과 Big Edian의 차이점이 무었인지 그리고 MSB-First와 LSB-First의 의미에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Litte / Big Endian 예를 들면, 32 bit의 Data width를 가지는 Data를 처리할 경우에, Data 순서를 31번지부터 0번지까지를 두고 처리할지, Data 순서를 0번지에서 31번지까지의 Data를 두고 처리할지와 같이 번지의 순서에 따라 Little Endian인지 Big Endian인지 결정됩니다. 아래의 캡처화면( XAPP1283 문서의 Fi..

Introduction Vivado 2022.1을 Install하는 중에 다음과 같은 Warning message가 나타났습니다. 이 경우에 문제가 없는지 확인하는 과정에서 정리된 내용을 기술합니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1.2 Warning message occurred 1. Vivado 2022.1을 Install을 하면 거의 마지막 단계에서 다음과 같은 Message window가 나타납니다. 2. 그 내용을 보면 다음과 같습니다. Warning: Xilinx software was installed successfully, but an unexpected sta..

Introduction "JTAG to AXI Master" IP를 이용하여 XADC를 monitoring하는 방법에 대하여 설명하겠습니다. (여기서는 간단하게 XADC를 이용하여 FPGA Device의 온도(Temperature)를 monitoring 하겠습니다.) Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 Pro ( version : 20H2 ) Vivado version : 2020.2.2 Target Board : Artix-7 50T Evaluation Board Working Directory : C:/My-Study/XADC_test Example Design : XADC_test.zip How to monitor XADC with "JTAG to AXI ..

Introduction 앞서 BLOG에서 JTAG to AXI Master (PG174 - February 4, 2021) 라는 IP를 사용하면, Vivado Hardware Debug Manager의 TCL console을 통하여 JTAG을 지나서, FPGA 내부에 Design된 JTAG-to-AXI Master IP를 지나서, AXI Interconect( or Smart Connect)를 지나서 연결되어 있는 Peripherals( BRAM, GPIO, etc... )에 Write/Read를 할 수 있음을 확인하였습니다. 여기서는 AXI BRAM Controller IP와 Block Memory Generator IP 사이의 Address, data 간의 관계를 살펴 보겠습니다. Table of C..

Introduction JTAG to AXI Master (PG174 - October 5, 2016) 라는 IP를 사용하면, Vivado Hardware Debug Manager의 TCL console을 통하여 JTAG을 지나서, FPGA 내부 Design된 JTAG-to-AXI Master IP를 지나서, AXI Interconect( or Smart Connect)를 지나 연결되어 있는 Peripherals( BRAM, GPIO, etc... )에 Write/Read를 할 수 있습니다. TCL console을 통하여 TCL command를 사용하기 때문에 어느 정도의 TCL language를 알고 있으면 좋습니다. 하지만 TCL language를 잘 모르더라도 여기에서 앞으로 설명하는 TCL com..

Introduction Number of logic cells과 Number of 6-input LUTs 사이에는 약간의 차이가 있습니다. ( One Logic Cell은 One 4-input LUT(Look Up Table)와 One Flip-Flop으로 정의됩니다. ) 여기서는 7-series device와 UltraScale / UltraScale+ device에서의 "Ratio between the number of logic cells and 6-input LUTs"를 알아보겠습니다. 7-Series Deives 7-Series Devices의 SLICE에 대해 알아보겠습니다. 7-Series Devices의 SLICE는 SLICEL과 SLICEM이라는 2종류의 Slice가 있습니다. 차이점은 ..

Introduction Stacked silicon interconnect (SSI) technology를 사용한 2개 이상의 Supper Logic Region (SLR)을 가지는 Xilinx FPGA Devices는 3D ICs라고 합니다. 반면에 하나의 Supper Logic Region (SLR)을 가지는 Xilinx FPGA Devices는 monolithic(단일로 만들어진) devices라고 합니다. 대부분의 Xilinx FPGA Devices는 monolithic devices 입니다. 여기서는 monolithic devices가 아닌 3D ICs는 어떤 part의 Xilinx FPGA Devices가 있는지 확인하여 보겠습니다. 7 Series 3D Devices Using SSI Tec..

Introduction Windows 10에서 ISE VM 14.7을 잘 사용하고 있다가 최근에 실행 시 다음과 같은 Error가 발생합니다. 위와 같은 "VBoxManage.exe: error: Details: code E_FAIL (0x80004005)" Error message가 발생할 경우에 어떻게 해결하는지 알아보겠습니다. 현재 사용하고 있는 PC 사용 환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) ISE VM version : 14.7 for Windows 10 Oracle VM VirtualBox Manager 1. 화면 하단 왼쪽의 Windows icon의 옆에 있는 Search icon을 클릭합니다. 2. Search 란에 "Virtualb..

Introduction Xilinx에 MIG ( Memory Interface Generator ) IP를 사용함에 있어 Xilinx Device의 Pin과 DDR3/4 memory의 Pin 사이의 Pin maapping은 중요합니다. 일반적인 DDR3/4 Component memory의 경우는 MIG IP에서 Guide된 Pin mapping을 사용하면 됩니다. 하지만 DDR3/4, RDIMMs, LRDIMMs memory의 경우는 주의하여야 할 부분이 있습니다. 여기서는 Xilinx Device의 MIG IP의 Pin과 DDR3/4, RDIMMs, LRDIMMs memory의 Pin 사이의 Pin mapping에서 주의하여야 할 부분에 대하여 알아보겠습니다. Pin Mapping for x4 RDIM..

Introduction Vivado Project에서 "Create a New Vivado Project" 을 진행할 경우에 아래와 같이 Target Device의 Part Number 대신 Xilinx Evaluation Board를 선택할 수 있습니다. 하지만 Xilinx Evaluation Board가 아닌 3rd party Xilinx Board의 경우는 몇몇 Avnet Board 외에는 보이지 않습니다. 그래서 과거에는 아래와 같이 3rd party Xilinx Board의 Board Definition File을 별도로 설정하여야 했습니다. 그러나 요즈음에는 보다 쉽게 3rd party Xilinx Board의 Board Definition File을 install할 수 있습니다. 지금부터 "..