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Introduction DDR3/4 memory interface를 위하여 사용하는 Xilinx MIG (Memory Interface Generator) IP에는 총 3 종류의 Clock이 있습니다. 지금부터 Xilinx MIG IP에 있는 3 종류의 Clock frequency와 DQ data-rate의 관계를 알아보겠습니다. PC의 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 Target Device : Xilinx UltraScale, Xilinx UltraScale+ MIG (Memory Interface Generator) IP version : v2.2 MIG IP에서 사용되는 3 종류의 Cloc..

Introduction 디스플레이포트(DisplayPort)는 VESA(Video Electronics Standards Association)에 의해 제정된 디지털 디스플레이 인터페이스 표준으로 비디오 소스를 컴퓨터 모니터와 같은 디스플레이 장치에 전송하는 용도로 사용됩니다. DisplayPort Connect는 총 20개의 Pins으로 구성되어 있습니다. 그중 중요한 pin이 data pin과 clock pin입니다. clock 1-pair, data 3-pair로 구성됩니다. (일반적으로 data 1-pair를 1 lane이라고 합니다.) 그리고 DisplayPort는 version에 따라 1 lane의 전송 속도가 다릅니다. 그러므로 어떤 version의 DisplayPort를 개발하느냐에 따라 ..

Introduction 만일 Design Guide for MIG IP (1/3)과 Design Guide for MIG IP (2/3)의 내용을 보지 않았다면.... 아래의 Design Guide for MIG IP (1/3)과 Design Guide for MIG IP (2/3)을 보고 난 후에 지금 보고 있는 BLOG를 보아 주세요. Design Guide for MIG IP (1/3) Design Guide for MIG IP (1/3) Introduction Xilinx MIG (Memory Interface Generator) IP를 생성할 경우 User Logic과 연결되는 Interface는 두 가지가 있습니다. Standard User Interface AXI4 Interface 여기서는..

Introduction 아래의 Design Guide for MIG IP (1/3)을 보고 난 후, 지금 보고있는 BLOG를 보아 주세요. Design Guide for MIG IP (1/3) Design Guide for MIG IP (1/3) Introduction Xilinx MIG (Memory Interface Generator) IP를 생성할 경우 User Logic과 연결되는 Interface는 두 가지가 있습니다. Standard User Interface AXI4 Interface 여기서는 Standard User Intrface.. 740280.tistory.com ​​​​​​ 여기서는 MIG IP를 Control하기 위한 MIG_CTRL ( mig_ctrl.vhd )를 design함에..

Introduction Xilinx MIG (Memory Interface Generator) IP를 생성할 경우 User Logic과 연결되는 Interface는 두 가지가 있습니다. Standard User Interface AXI4 Interface 여기서는 Standard User Intrface를 control하기 위한 Design Guide를 3개의 BLOG를 통하여 설명하려고 합니다. PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 FPGA Part : XC7A50T-1FTG256 DDR3 Memory Part : MT41K128M16XX-15E Entire Design Block Diagram..