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Introduction ILA (Integrated Logic Analyzer) IP에 매우 느린 clock frequency를 사용할 경우 trigger가 되지 않는 문제가 있습니다. 아래의 캡처 화면과 같이 "Run trigger immediate for this ILA core"를 클릭하여도 trigger된 파형이 보이지 않습니다. 여기서는 이러한 현상이 발생하였을 때 문제 해결에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 JTAG clock frequency 1. 아래의 캡처 화면과 같이 Vivado Hardware Manager의 ① download dr..

Introduction Xilinx Device를 사용함에 있어 대부분의 경우, Target Device에 대한 Power 설계에 대한 고민을 많이 합니다. 여기서는 Power Guide for Xilinx FPGAs에 대한 2가지 방법을 설명하려고 합니다. 사용하고자 하는 Xilinx Target Device에 대하여 어느 정도의 로직을 사용하는지 확인이 가능한 경우와 확인이 불가능한 경우에 대한 Power Guide for Xilinx FPGAs를 설명하겠습니다. Xilinx Power Estimator (XPE) 사용하고자 하는 Xilinx Target Device에 대하여 어느 정도의 로직을 사용하는지 확인이 가능한 경우에는 Xilinx Power Estimator (XPE)를 사용하면 됩니다. ..

Introduction Xilinx가 제공하는 Platform Flash In-System Programmable Configuration PROMs에 대하여 Discontinuation notice가 있습니다. 2021년을 마지막으로 XCF01S, XCF02S, XCF04S, XCF08P, XCF16P, XCF32P이 단종됨에 따라 이를 대체할 수 있는 solution을 고민하게 됩니다. 여기서는 Xilinx가 제공하는 Platform Flash In-System Programmable Configuration PROMs을 대체하여 사용할 수 있는 3rd Party Flash Memory Devices에 대하여 설명하려고 합니다. 3rd Party Flash Memory Devices Xilinx 7-..

Introduction Xilinx Devices는 SRAM base (volatile memory)로 되어 있기 때문에 Power-Off 시 저장된 모든 것이 사라집니다. 그런 이유로 외부에 Power-Off 시에도 문제가 없는 Configuration Memory (non-volatile memory)로 Flash Memory Device를 사용합니다. Configuration Memory (non-volatile memory)로 모든 Flash Memory Device를 Xilinx Devices와 함께 사용할 수는 없습니다. Xilinx Devices와 함께 사용 가능한 Flash Memory Devices List가 있습니다. 여기서는 Xilinx Devices와 함께 사용 가능한 Flash M..

Introduction Vivado Block Design의 "Add Module to Block Design"에 대하여 알아보겠습니다. 일반적인 RTL source의 경우는 Block Design에서 사용할 수 있는 module 형태로 만들어서 사용이 가능합니다. 물론 Xilinx IP를 포함한 RTL source의 경우도 가능합니다. 다만 Xilinx IP에 따라 가능한 IP가 있고 불가능한 IP가 있습니다. 이 부분에 대하여서도 살펴보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2021.2 아래 첨부 파일은 이번 믈로그에서 사용한 Example Design 입니다. Add HDL to..

Introduction Xilinx Devices를 사용하면서 시스템 동작에 문제가 발생하면 개발자는 설계한 로직에 문제가 있는지 고민합니다. 동시에 사용하고 있는 Xilinx IP에 혹시 Bug가 있는 것은 아닌지 의심하게 됩니다. 여기서는 현재 사용하고 있는 Xilinx IP의 알려진 Bug Issue를 확인하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2018.3 Used IP : Reed-Solomon IP (v9.0) Chapter 1: Release Notes and Known Issues 1. 이제부터 하나의 case를 다음과 같이 설정하여 진행하겠습니다..

Introduction JTAG Chain에 Xilinx Device가 아닌 Non-Xilinx Device가 있는 경우에 Vivado의 Hardware Manager에서 Non-Xilinx Device가 인식되지 않습니다. 이 경우에 Xilinx Device의 Download가 되지않는 문제가 있습니다. 이러한 문제가 발생하였을 때 어떻게 문제를 해결하는지에 대하여 설명하겠습니다. (앞으로 설명할 3rd party Device, Unknown Device, Non-Xilinx Device는 같은 의미로 보아 주세요.) Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 How to set up..

Introduction Zynq® UltraScale+™ MPSoCs는 3 종류의 Devices로 나누어 집니다. CG Devices, EG Devices, EV Devices가 있습니다. 세 종류의 Devices 간의 차이점에 대하여 설명하겠습니다. 01 가장 큰 차이점은 Graphics Processor, Video Codec의 유무 입니다. 02 그 외는 PCIe, DSP, GTH( 16.3 Gbps )의 갯수에 차이가 있으며, GTY( 32.75 Gbps )가 있는지의 차이도 있습니다. 보다 자세한 내용은 아래 링크의 자료를 보세요. Zynq® UltraScale+™ MPSoCs Product Tables and Product Selection Guide 여러분의 FPGA 설계에 조금이라도 도움이..

Introduction Zynq UltraScale+ MPSoC를 사용할 경우에 Booting을 위한 Memory로 SD Card 혹은 Serial NOR flash QUAD-SPI memory를 사용합니다. eMMC를 사용하는 경우도 있습니다. 여기서는 Zynq UltraScale+ MPSoC와 Serial NOR flash QUAD-SPI memory를 연결할 경우에 주의하여야 할 점을 설명드리겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2 Error Message 새로 제작 완료된 Board에서 Zynq UltraScale+ MPSoC의 동작 확인을 위하여 VItis에서 Pr..

Introduction Xilinx Device에는 Integrated Block for PCI Express가 있어 PCIe 관련 application에 사용됩니다. 하나의 Integrated Block for PCI Express 사용할 경우, 1 lane 구현을 위하여 1 개의 GT( Gigabit Tranceiver )를 사용합니다. 4 lane 구현을 위하여 4 개의 GT( Gigabit Tranceiver )를 사용합니다. 8 lane 구현을 위하여 8 개의 GT( Gigabit Tranceiver )를 사용합니다. 16 lane 구현을 위하여 16 개의 GT( Gigabit Tranceiver )를 사용합니다. 각 Xilinx Device의 Family 별로, 그리고 Package 별로 GT..