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AMD(Xilinx) 제품별 Limited Warranty Period Introduction AMD(Xilinx) 제품별 Limited Warranty Period에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다.OS : Windows 10 pro ( version : 22H2 )Vivado version : 2024.1 Step 1 : AMD(Xilinx) 제품별 Limited Warranty Period 1.Kria SOM (system-on-module) starter kits, programming, debug and trace modules and cable, development/evaluation boards, cards and kits shall have a Warranty Period of ninety (90) day.. 공감수 0 댓글수 0 2024. 2. 3.
JTAG programming Guide for VCK190 Introduction Versal AI Core Series VCK190 Evaluation Kit의 경우 2가지 방법의 JTAG programming을 제공하고 있습니다. 첫번째는 "TDI FT4232" chip을 사용한 USB-to-JTAG (USB C-Type)으로 JTAG programming을 하는 방법과 두번째는 JTAG Dwonload Cable (2 mm 2X7 Header)을 이용하여 JTAG programming을 하는 방법이 있습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 22H2 ) Vivado version : 2021.2.1 USB to JTAG programming 방법 1. Mode Switch SW1을 .. 공감수 1 댓글수 0 2024. 1. 24.
How to define the MPSoC's interconnect matrix (ICM) Introduction Zynq UltraScale+ MPSoC의 경우, PS (ARM processor)에서 사용할 수 있는 GTR Transceivers가 있습니다. 그리고, PS에 있는 PCIe, SATA, USB 3.0, DisplayPort, Ethernet Controller는 GTR Transceivers를 사용합니다. 하지만, PCIe, SATA, USB 3.0, DisplayPort, Ethernet Controller를 모두 사용하기에는 GTR Transceivers의 lane은 4개만 존재합니다. 따라서 각 Interface에 대하여 선택적인 설정을 한후에 사용하여야 하며 이를 위하여 interconnect matrix (ICM)를 알아야 합니다. Test를 위한 PC 사용환경은 다음.. 공감수 1 댓글수 0 2023. 11. 30.
How to handle all VCCO and I/O pins in the unused bank Introduction Xilinx Device의 Bank 내에 존재하는 All User I/O를 사용하지 않을 경우에 해당 Bank의 Vcco와 User I/O를 어떻게 하는 것이 좋은지에 대하여 설명하려고 합니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 22H2 ) Vivado version : 2023.1 1. PCB Schematic Review CheckList 1. 아래 엑셀 파일은 Old 버전의 PCB Schematic Review CheckList 입니다. xtp427-us-plus-schematic-review-checklist_old.xls 위 파일은 VCCO of unused I/O banks에 대하여 다음과 같이 언.. 공감수 0 댓글수 0 2023. 10. 5.
How to use Xilinx Encryption IP in Vivado Introduction 일반적으로 Verilog, SystemVerilog 혹은 VHDL로 설계한 RTL Source file을 공개하고 싶지 않을 경우 Synthesis까지 진행된 Netlist File(DCP)을 이용하고 있습니다. 이 부분에 있어 Xilinx는 Netlist File(DCP)과 별개로 "IEEE-1735-2014 Version 2 compliant encryption"과 같은 RTL level의 암호화(Encryption) 기능을 제공합니다. 여기서는 Xilinx의 "IEEE-1735-2014 Version 2 compliant encryption"에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다.OS : Windows 10 pro ( version.. 공감수 2 댓글수 0 2023. 6. 19.
CIPS IP must be included in every Versal ACAP design Introduction 모든 Versal ACAP Design 에서는 Processor System (PS)를 사용하지 않고 Hardware-Only System (PL)만 사용할 경우, Traditional Design Flow를 진행함에도 불구하고 반드시 CIPS (Control, Interfaces and Processing System) IP를 사용하여야 합니다. 여기서는 이러한 부분에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2023.1 If CIPS IP isn't used 1. Vivado에서 Versal ACAP Design으로 간단한 2 input AND g.. 공감수 0 댓글수 0 2023. 6. 9.
Alveo Cards에서 검증된 QSFP Cables Introduction Alveo Cards에서 검증된 QSFP Cables에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2023.1 Supported QSFP modules 1. Alevo U50, U55C, U200, U250, U280에 호환되는 QSFP Cables은 다음과 같습니다. Transceiver (QSFP) Model Name Vendor Name Type Transport Media 1 QSFP-100G-CU3M 100GBASE-CR4 3m DAC FS Passive Copper (ADC) 2 QSFP-100G-AOC3M 100GBASE-SR4 3m AOC.. 공감수 0 댓글수 0 2023. 6. 8.
How to add the board files for the Alveo cards Introduction Vivado에서 Board part를 선택 시에, Alveo Cards가 보이지 않는 문제가 있습니다. 여기서는 Vivado 에서 Board part를 선택 시에 Alveo Cards가 보이게 하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2023.1 Can't find Alveo Cards 다음과 같이 Vivado version 2023.1에서 Board part를 선택 시에 Alveo Cards가 보이지 않습니다. (아래는 Animated-GIF 입니다.) Alveo Vivado Lounge 1. Alveo Vivado Lounge에서 Al.. 공감수 0 댓글수 0 2023. 6. 8.
[ PCIe ] How to change the ID Initial Values(Vender ID, Device ID, Subsystem Vender ID, Subsystem Device ID) for PCI Express Introduction Xilinx UltraScale+ Devices Integrated Block for PCI Express를 사용하면 Vender ID, Device ID, Revision ID, Subsystem Vender ID, Subsystem Device ID를 변경할 수 있는 Option이 제공됩니다. 다음 두 가지 방법으로 설명을 진행하겠습니다. UltraScale+ Integrrated Block (PCIE4) for PCI Express에서 진행하는 방법을 설명하겠습니다. DMA/Bridge Subsystem for PCI Exprress에서 진행하는 방법을 설명하겠습니다. 그리고 PCIe ID 부분에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS .. 공감수 0 댓글수 0 2023. 2. 21.
[ PCIe ] DMA/Bridge Subsystem for PCI Express Introduction Intel 주도하에 만들어진 PCI Express (Peripheral Component Interconnect Express)는 PC의 main Board에 Graphic Card, Sound Card, TV Card 등의 각종 Expanded Card에 사용되기 위하여 만들어진 규격입니다. Xilinx FPGA를 사용하여 PCIe Interface를 구현하려면 PCIe + DMA로 구성된 DMA/Bridge Subsystem for PCI Express IP (무료)를 이용하여 설계하면 됩니다. 여기서는 DMA/Bridge Subsystem for PCI Express IP를 사용하여 PCIe End-Point의 구현방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은.. 공감수 1 댓글수 0 2023. 2. 21.
[ PCIe ] Xilinx DMA Windows Driver Introduction Xilinx의 DMA for PCI Express (PCIe) Subsystem IP를 사용할 경우, 개발용 PC에 Xilinx DMA Driver를 설치하여야 합니다. 여기서는 Xilinx DMA Driver의 설치 파일과 설치 후에 사용하는 실행파일에 대하여 소개하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 How to enable "Test Mode" on Windows 10 Windows 10 OS를 사용하는 PC에 Xilinx DMA Driver를 설치하려면 반드시 Windows 10 OS의 Test Mode를 enable로 변경하여야 합니다. .. 공감수 1 댓글수 0 2023. 2. 21.
[ PCIe ] How to enable / disable "Test Mode" on Windows 10 Introduction Xilinx에서 제공하는 DMA for PCI Express (PCIe) Subsystem IP를 사용하려면 개발 PC에 XDMA Windows Driver를 install 하여야 합니다. 하지만 MicroSoft로 부터 인증되지 않은 Driver이기 때문에 개발용 PC에 install이 불가능합니다. 개발용 PC에 install이 가능하도록 하려면 Windows 10의 Test Mode가 필요합니다. 이 블로그는 Windows 10 OS의 Test Mode를 enable 혹은 disable 하는 방법을 설명합니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) Vivado version : 2020.2.2 .. 공감수 1 댓글수 0 2023. 2. 21.
각 전원 Pin들이 공급하는 FPGA Resource는? Introduction Xilinx FPGA Device를 사용하면 각 전원 핀들이 공급하는 FPGA Resource가 무엇인지 확인해야 하는 경우가 발생합니다. 예를 들면 Block Memory의 동작에 매우 낮은 확률로 문제가 있는 경우에 여러가지 원인을 추측할 수 있지만 그 중에 Block Memory에 전원을 공급하는 Vccbram의 전원 Noise도 그 원인 중에 하나가 될 수 있습니다. 여기서는 Xilinx FPGA device를 사용하기 위하여 필요한 여러가지 전원들과 각 전원이 공급하는 FPGA Resource가 무엇인지 확인하여 보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version :.. 공감수 1 댓글수 0 2023. 2. 21.
How to use HDL Parameters for Interface Inference in a RTL Module Introduction Block Design에서의 Add IP의 각 Symbol을 보면 아래의 그림과 같이... Input pins, Output pins에 대하여 각각의 Interface 별로 묶여있는 것을 확인할 수 있습니다. (아래 캡처화면의 Red-Box 부분을 보아주세요.) 여기서 User가 정의한 나만의 Bus Interface도 가능할까요? 라는 생각이 떠오르지 않나요? Vivado는 User가 정의한 Bus Interface (adder_input)를 Block design에서 아래와 같은 모습으로 묶을 수 있는 기능을 제공하고 있습니다. 다음은 이러한 기능을 사용하는 방법에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( .. 공감수 1 댓글수 0 2023. 2. 21.
How to run a simulation without Testbench file in Vivado Introduction Vivado Tool에서 Simulation을 하려면 Verilog 혹은 VHDL로 Testbench file이 필요합니다. 하지만 아주 간단한 simulation을 위하여 Testbench file이 없어도 Simulation이 가능합니다. 이를 위하여 Vivado Tool은 add_force, remove_forces 등의 Tcl command를 제공합니다. 여기서는 Testbench file 없이 add_force, remove_forces 등의 Tcl command를 이용하여 Vivado에서 Simulation을 하는 방법을 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado v.. 공감수 3 댓글수 0 2023. 2. 21.
How to save simulation "waveform" result in Vivado Introduction Vivado에서 Simulation을 끝내고 저장할 경우, 일반적으로 Signal names configuration 만이 저장되고 결과에 해당되는 waveform은 저장되지 않습니다. 경우에 따라 Vivado에서 Simulation을 하고 그 결과에 해당되는 waveform을 저장하여 나중에 분석을 할 필요가 있습니다. 여기서는 Vivado Simulation에서 waveform 파일을 저장하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1.2 How to save simulation "waveform" result in Vivado .. 공감수 3 댓글수 0 2023. 2. 14.
How to get & set up Vivado License Introduction Vivado License는 일반적으로 PC의 Ethernet Mac Address 혹은 C: Drive의 Serial Number를 기반으로 하는 License를 생성하여 사용합니다. 여기서는 이러한 Vivado License 파일을 생성하고 설정하는 방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Where to get a Vivado License 1. 먼저 Xilinx SIte의 LOGIN 계정이 있어야 합니다. Xilinx Site에서 상단 오른 쪽에 있는 "Login | Register"를 클릭하여 LOGIN 계정을 만듭니다. .. 공감수 1 댓글수 0 2023. 2. 9.
Recommended Power on/off sequence Introduction 여기서는 Xilinx에서 Recommend하는 power on/off sequence 및 주의점( power on/off sequence를 따르지 않았을 때 문제는 무었인지와 각 전원간 Delay에 대한 조건은 있는지 )에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Power on/off sequence 1. 7-Series의 power on/off sequence에 대한 information은 Datasheet에 기술되어 있습니다. (Datasheet에서 "sequence"로 검색하면 관련 내용을 확인할 수 있습니다.) Spartan-7 .. 공감수 2 댓글수 1 2022. 10. 5.
Multiple block runs Failed Introduction 다른 PC에서 아무런 문제없이 사용한 Vivado Project를 가져와서 Synthesis를 진행하였을 때 "Multiple block runs Failed"라는 message가 발생하는 경우가 있습니다. 이러한 문제가 발생하였을 때 원인과 해경방법에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Multiple block runs Failed 1. Implementation까지 Error없이 진행했던 Vivado project를 다른 PC로 가져왔을 경우에, 사용 중인 IP에 대하여 "Regenerate Output Products"를 실행.. 공감수 0 댓글수 0 2022. 9. 29.
Booting & Running Zynq-7000 without External DDR Memory Introduction Zynq-7000 Device를 사용함에 있어 외부에 DDR memory를 사용하지 않고 Booting and Running하는 방법에 대하여 설명하겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 Pro ( version : 20H2 ) Vivado version : 2020.2.2 Target Board : Zed Board Working Directory : C:/My-Study/Zynq_DDR_less Booting & Running Zynq-7000 without External DDR Memory 1. Block Design의 ZYNQ7 Processing System을 double-click하면 "Re-customize IP" 창.. 공감수 2 댓글수 0 2022. 9. 9.
Little / Big Endian과 MSB-First, LSB-First의 의미 Introduction 여기서는 Little Endian과 Big Edian의 차이점이 무었인지 그리고 MSB-First와 LSB-First의 의미에 대하여 알아보겠습니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1 Litte / Big Endian 예를 들면, 32 bit의 Data width를 가지는 Data를 처리할 경우에, Data 순서를 31번지부터 0번지까지를 두고 처리할지, Data 순서를 0번지에서 31번지까지의 Data를 두고 처리할지와 같이 번지의 순서에 따라 Little Endian인지 Big Endian인지 결정됩니다. 아래의 캡처화면( XAPP1283 문서의 Fi.. 공감수 0 댓글수 0 2022. 9. 8.
Warning message occurred when installing Vivado 2022.1 Introduction Vivado 2022.1을 Install하는 중에 다음과 같은 Warning message가 나타났습니다. 이 경우에 문제가 없는지 확인하는 과정에서 정리된 내용을 기술합니다. Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 pro ( version : 21H2 ) Vivado version : 2022.1.2 Warning message occurred 1. Vivado 2022.1을 Install을 하면 거의 마지막 단계에서 다음과 같은 Message window가 나타납니다. 2. 그 내용을 보면 다음과 같습니다. Warning: Xilinx software was installed successfully, but an unexpected sta.. 공감수 0 댓글수 0 2022. 9. 6.
How to monitor XADC with "JTAG to AXI Master" IP Introduction "JTAG to AXI Master" IP를 이용하여 XADC를 monitoring하는 방법에 대하여 설명하겠습니다. (여기서는 간단하게 XADC를 이용하여 FPGA Device의 온도(Temperature)를 monitoring 하겠습니다.) Test를 위한 PC 사용환경은 다음과 같습니다. OS : Windows 10 Pro ( version : 20H2 ) Vivado version : 2020.2.2 Target Board : Artix-7 50T Evaluation Board Working Directory : C:/My-Study/XADC_test Example Design : XADC_test.zip How to monitor XADC with "JTAG to AXI .. 공감수 0 댓글수 0 2022. 8. 31.
Using the JTAG-to-AXI to test Peripherals on Artix-7 board (2/2) Introduction 앞서 BLOG에서 JTAG to AXI Master (PG174 - February 4, 2021) 라는 IP를 사용하면, Vivado Hardware Debug Manager의 TCL console을 통하여 JTAG을 지나서, FPGA 내부에 Design된 JTAG-to-AXI Master IP를 지나서, AXI Interconect( or Smart Connect)를 지나서 연결되어 있는 Peripherals( BRAM, GPIO, etc... )에 Write/Read를 할 수 있음을 확인하였습니다. 여기서는 AXI BRAM Controller IP와 Block Memory Generator IP 사이의 Address, data 간의 관계를 살펴 보겠습니다. Table of C.. 공감수 0 댓글수 0 2022. 8. 31.
Using the JTAG-to-AXI to test Peripherals on Artix-7 board (1/2) Introduction JTAG to AXI Master (PG174 - October 5, 2016) 라는 IP를 사용하면, Vivado Hardware Debug Manager의 TCL console을 통하여 JTAG을 지나서, FPGA 내부 Design된 JTAG-to-AXI Master IP를 지나서, AXI Interconect( or Smart Connect)를 지나 연결되어 있는 Peripherals( BRAM, GPIO, etc... )에 Write/Read를 할 수 있습니다. TCL console을 통하여 TCL command를 사용하기 때문에 어느 정도의 TCL language를 알고 있으면 좋습니다. 하지만 TCL language를 잘 모르더라도 여기에서 앞으로 설명하는 TCL com.. 공감수 4 댓글수 1 2022. 8. 31.
Ratio between the number of logic cells and 6-input LUTs Introduction Number of logic cells과 Number of 6-input LUTs 사이에는 약간의 차이가 있습니다. ( One Logic Cell은 One 4-input LUT(Look Up Table)와 One Flip-Flop으로 정의됩니다. ) 여기서는 7-series device와 UltraScale / UltraScale+ device에서의 "Ratio between the number of logic cells and 6-input LUTs"를 알아보겠습니다. 7-Series Deives 7-Series Devices의 SLICE에 대해 알아보겠습니다. 7-Series Devices의 SLICE는 SLICEL과 SLICEM이라는 2종류의 Slice가 있습니다. 차이점은 .. 공감수 0 댓글수 0 2022. 8. 22.
Xilinx Devices - 3D ICs Based on SSI Technology Introduction Stacked silicon interconnect (SSI) technology를 사용한 2개 이상의 Supper Logic Region (SLR)을 가지는 Xilinx FPGA Devices는 3D ICs라고 합니다. 반면에 하나의 Supper Logic Region (SLR)을 가지는 Xilinx FPGA Devices는 monolithic(단일로 만들어진) devices라고 합니다. 대부분의 Xilinx FPGA Devices는 monolithic devices 입니다. 여기서는 monolithic devices가 아닌 3D ICs는 어떤 part의 Xilinx FPGA Devices가 있는지 확인하여 보겠습니다. 7 Series 3D Devices Using SSI Tec.. 공감수 1 댓글수 0 2022. 8. 17.
VBoxManage.exe: error - ISE 14.7 VM on Windows 10 Introduction Windows 10에서 ISE VM 14.7을 잘 사용하고 있다가 최근에 실행 시 다음과 같은 Error가 발생합니다. 위와 같은 "VBoxManage.exe: error: Details: code E_FAIL (0x80004005)" Error message가 발생할 경우에 어떻게 해결하는지 알아보겠습니다. 현재 사용하고 있는 PC 사용 환경은 다음과 같습니다. OS : Windows 10 pro ( version : 20H2 ) ISE VM version : 14.7 for Windows 10 Oracle VM VirtualBox Manager 1. 화면 하단 왼쪽의 Windows icon의 옆에 있는 Search icon을 클릭합니다. 2. Search 란에 "Virtualb.. 공감수 0 댓글수 0 2022. 8. 17.
MIP Pin Mapping Guide for DDR3/4, RDIMMs, LRDIMMs Introduction Xilinx에 MIG ( Memory Interface Generator ) IP를 사용함에 있어 Xilinx Device의 Pin과 DDR3/4 memory의 Pin 사이의 Pin maapping은 중요합니다. 일반적인 DDR3/4 Component memory의 경우는 MIG IP에서 Guide된 Pin mapping을 사용하면 됩니다. 하지만 DDR3/4, RDIMMs, LRDIMMs memory의 경우는 주의하여야 할 부분이 있습니다. 여기서는 Xilinx Device의 MIG IP의 Pin과 DDR3/4, RDIMMs, LRDIMMs memory의 Pin 사이의 Pin mapping에서 주의하여야 할 부분에 대하여 알아보겠습니다. Pin Mapping for x4 RDIM.. 공감수 0 댓글수 0 2022. 8. 16.
How to install a Board Definition file Introduction Vivado Project에서 "Create a New Vivado Project" 을 진행할 경우에 아래와 같이 Target Device의 Part Number 대신 Xilinx Evaluation Board를 선택할 수 있습니다. 하지만 Xilinx Evaluation Board가 아닌 3rd party Xilinx Board의 경우는 몇몇 Avnet Board 외에는 보이지 않습니다. 그래서 과거에는 아래와 같이 3rd party Xilinx Board의 Board Definition File을 별도로 설정하여야 했습니다. 그러나 요즈음에는 보다 쉽게 3rd party Xilinx Board의 Board Definition File을 install할 수 있습니다. 지금부터 ".. 공감수 1 댓글수 0 2022. 8. 16.

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